primitive 썸네일형 리스트형 Verilog : UDP (user-defined primitve) 이 포스팅은 제 개인적인 공부를 저장 및 복습하기 위해서 올리는 글입니다. 개인적인 정리기 때문에 저의 잘못된 이해가 섞여있을수도 있는 점 알려드립니다. 너무 맹신하지는 말아 주시기 바랍니다. UDP 란 내가 만들고 싶은 게이트를 만들어내는 것! UDP 포트의 규칙 UDP 포트 출력신호는 단 하나이고 입력은 최대 10개까지 만들 수 있다. 첫 번째 신호가 항상 출력이고 그 다음의 나머지 신호들의 입력이다. 스칼라 신호만 허용되고 벡터 신호는 허용되지 않는다. UDP는 양방향(inout) 신호를 허용하지 않는다. 순차적 UDP는 출력 포트에 대한 reg 자료형 선언을 추가로 해야한다. UDP에서 사용하는 특수 기호 상승 예지, don’t-care 조건 등 특수한 기호를 사용 할 수 없다.기호해석주석00 상.. 더보기 이전 1 다음